Verilog - Modellbildung für Synthese und Verifikation

Inhalt

Vorwort des Herausgebers

1 Einleitung

2 Electronic-Design mit Verilog HDL

2.1 Der Design-Zyklus

2.1.1 Designeingabe

2.1.2 Logiksynthese

2.1.3 Physikalische Implementierung

2.2 Verilog

2.3 Verilog im Designablauf

2.3.1 Ports

2.3.2 Verhalten, Struktur und Zeitverzögerungen

2.3.3 Testbenches

2.3.4 Compiler Directives und System-Tasks

2.3.5 SDF für Laufzeiten

2.4 Zusammenfassung

2.5 Übungsaufgaben

2.5.1 Fragen

2.5.2 Wahr oder Falsch

2.6 Antworten

2.6.1 Fragen

2.6.2 Wahr oder Falsch

3 Die Sprache Verilog

3.1 Syntax und Semantik

3.1.1 Kommentare

3.1.2 Leerzeichen (white spaces)

3.1.3 Bezeichner (Identifier)

3.1.4 Logische Zustände und Signalstärken

3.1.5 Operatoren

3.1.6 Zahlen

3.1.7 Zeichenketten (strings)

3.1.8 Datentypen

3.1.9 Deklarationen von Datentypen

3.1.10 Konstanten

3.1.11 Verilog-Primitive

3.1.12 Ports von Primitiven und Modulen

3.1.13 Instanziierung von Primitiven

3.2 Ausdrücke: Operatoren und Operanden

3.2.1 Operanden

3.2.2 Operatoren

3.3 System Tasks und Compileranweisungen

3.3.1 System-Aufgaben

3.3.2 Compileranweisungen

3.4 Ein einfaches Verilog-Modell mit Testumgebung

3.5 Zusammenfassung

3.6 Übungsaufgaben

3.6.1 Wahr oder Falsch

3.6.2 Fragen

3.6.3 Wie lautet die richtige Antwort?

3.7 Antworten

3.7.1 Wahr oder Falsch

3.7.2 Fragen

3.7.3 Folgende Antwort ist richtig

4 Modelle für Grundkomponenten

4.1 Anwenderdefinierte primitive Komponenten

4.1.1 Unbekannte Zustände

4.1.2 Sequentielle UDPs

4.1.3 Initialisierung von UDPs

4.2 Signalverzögerungen und Specify-Blöcke

4.2.1 Ausgangspin-Delays

4.2.2 Pfadabhängige Delays

4.2.3 Zeitprüfungen für Steuer- und Taktsignale

4.2.4 Trägheits- und Transport-Verzögerungen

4.2.5 Ein kompletter Specify-Block

4.3 Treiberstärken und Signalauflösung

4.3.1 Auflösen von Signalkonflikten

4.4 Zusammenfassung

4.5 Übungsaufgaben

4.6 Antworten

5 Struktur, Hierarchie, Laufzeiten

5.1 Module als Instanzen

5.1.1 Hierarchische Namensgebung

5.1.2 Generische Parameter

5.2 Rücklesen von Laufzeiten und SDF-Format

5.2.1 Struktur von SDF-Dateien

5.2.2 SDF-Annotierungen bestehender Verilog-Konstrukte

5.3 Zusammenfassung

5.4 Übungsaufgaben

5.5 Antworten

6 Verhaltensbeschreibung

6.1 Abstraktionsebenen

6.2 Nebenläufigkeit

6.2.1 Continuous assignment

6.3 Prozeduralblöcke

6.3.1 Prozedurale Zuweisungen

6.3.2 Kontrollstrukturen in prozeduralen Blöcken

6.3.3 Benannte Blöcke und Unterbrechungen mit disable

6.3.4 Continous Assignments in Prozeduren (PCAs)

6.3.5 Anfangswertzuweisung für Variablen

6.4 Unterprogramme: Tasks und Functions

6.4.1 Functions

6.4.2 Tasks

6.4.3 Vereinfachte Deklaration bei Verilog 2001

6.5 Der Datentyp event

6.6 Iterative Instanziierung mit dem generate- Statement

6.6.1 Generate-Schleifen

6.6.2 Bedingte Generierung

6.7 Zusammenfassung

6.8 Aufgaben

6.9 Antworten

7 Modellbildung: Logik, Speicher, Zustandsautomaten

7.1 Kombinatorische Logik

7.1.1 Prozedurale Blöcke

7.1.2 Nebenläufigkeit von Prozessen

7.1.3 Kontinuierliche Anweisungen

7.2 RTL-Modelle in Verilog

7.3 Zustandsautomaten

7.3.1 Zustandsgraphen

7.3.2 Explizite Zustandsmaschinen

7.3.3 Implizite Zustandsmaschinen

7.4 Speicher

7.5 Bidirektionale Signale

7.6 Zusammenfassung

7.7 Aufgaben

7.8 Antworten

8 Logiksynthese mit Verilog

8.1 Verilog für die Logiksynthese

8.1.1 Synthesefähige Verilog-Konstrukte

8.2 Hardwaredefinition mit Verilog

8.2.1 Verhaltensbeschreibung von rein kombinatorischen Schaltungen

8.2.2 Unvollständige Kombinatorik und Latch Inference

8.2.3 Flankengesteuerte Elemente und RTL-Modelle

8.3 Zusammenfassung

8.4 Aufgaben

8.5 Antworten

9 Verifikation mit Verilog

9.1 Verifikation mit Testbenches

9.1.1 Grenzen

9.2 Testbenchentwurf

9.2.1 Eingabemuster und Ausgabeanalyse

9.2.2 Selbsttestende Testbenches

9.2.3 Vollständige Validierung eines 4-Bit-Addierers mit parallelen Modellen

9.2.4 Spezielle Testmuster

9.3 Zusammenfassung

9.4 Aufgaben

9.5 Antworten

10 Schlussbemerkungen

11 Bibliografie

12 Glossar

Anhang A: Modelle aus Kapitel 9

Anhang B: Schlüsselworte

Anhang C: Verilog Quick Reference

Anhang D: Verilog Primitive

Anhang E: Die XILINX-Version des ModelSim-Simulators

Index